FOWLPファンアウトウエハレベルパッケージの基礎と最新技術

FOWLPとは何か――ウエハレベルパッケージの「外側」を活用する発想

半導体パッケージングの歴史をざっくり振り返ると、ワイヤーボンディング→フリップチップ→ウエハレベルチップスケールパッケージ（WLCSP/ファンインWLP）という流れで、一貫して「チップを小さく・薄く」する方向に進んできた。しかしファンインWLPの構造は、入出力端子（I/O）の配置をチップ外周の面積内に収める必要があるため、チップが小さくなるほど端子ピッチが詰まり、実装基板側の要求と衝突する。

FOWLPはこの制約を根本から崩す考え方だ。ダイをいったん個片化した後、専用キャリア上に再配置してモールド樹脂で一体化（リコンスティチューション）し、チップの外側にまで広がる再配線層（RDL）を形成することで、ダイサイズを超えた「ファンアウト領域」に自由に配線を伸ばせる^[2]。I/Oを扇状に外側へ展開できるため、同じ端子数でもボール・ピッチを広くでき、ボード側の実装難易度も下がる。

技術の起源はInfineon（現Infineon Technologies）が2000年代前半に提唱した「eWLB」構造に遡る。その後10年近い試行錯誤を経て、TSMCが「InFO（Integrated Fan-Out）」として量産化し、Appleのスマートフォン向けアプリケーションプロセッサに採用したことで一気に業界の注目を集めた^[3]。以来、モバイル・RF・車載・AIサーバー向けに適用範囲を広げている。

FOWLPの製造プロセス――6つのステップで構造を理解する

FOWLPの組み立てフローには大きく「チップファースト（Chip First / RDL Last）」と「RDLファースト（RDL First / Chip Last）」の2方式がある^[4]。チップファーストはダイを先にキャリアへ実装してモールド後にRDLを形成する正流、RDLファーストは支持基板上にRDLを先に形成してから精度よくチップを実装する方式で、ライン/スペース 2 µm/2 µm〜10 µm/10 µm 程度の微細配線が可能な点が特徴だ。

どちらの方式を採るにしても、代表的なプロセスフローは以下6段階で整理できる。

1. ダイシング：良品確認済みのウエハをチップ単位に切断（KGD：Known Good Die 選別が歩留まりを左右する）
2. リコンスティチューション：ガラスや金属などのキャリア基板上にチップを所定ピッチで再配置。位置精度はダイシフトに直結するため、±数µm以内の制御が求められる
3. モールディング：コンプレッション成形（圧縮成形）または転写成形でエポキシ系樹脂を充填し、チップを封止してウエハ状に再構成する^[5]
4. デボンディング：キャリアからモールドウエハを剥離する。レーザーデボンディングは熱的・機械的ストレスを最小化できる点でガラスキャリアと相性が良い
5. RDL形成：スパッタリング・フォトリソグラフィ・電解銅めっきにより再配線層とビアを積層形成。絶縁材料の剥離や熱応力による配線クラックが信頼性の律速になる^[6]
6. バンプ形成→ダイシング→検査：はんだボール実装後に個片化し、電気特性・外観・X線検査で最終スクリーニング

製造業の調達購買に10年以上携わってきた立場から強調しておきたいのは、工程③と⑤が品質ゲートの要であるという点だ。モールド材の充填不均一による反り、あるいはRDL絶縁層の密着不良は、量産段階になるまで顕在化しにくい。サプライヤー選定時には「リコンスティチューテッドウエハ歩留まり」と「RDL断線率の実績データ」を必ず開示要求すべきだ。

三大技術課題――反り・ダイシフト・RDL信頼性を定量的に把握する

①ウエハ反り（Warpage）

FOWLPの最大の構造上の欠点は、シリコンチップと封止樹脂の熱膨張係数（CTE）が大きく異なることだ。シリコンのCTEは室温付近で約2.6 ppm/℃なのに対し、エポキシ系モールド樹脂は30〜40 ppm/℃前後と10倍超の差がある^[7]。この差がモールド硬化時および冷却時に内部応力を生み出し、ウエハが反る。反りが大きいと後段のフォトリソグラフィ露光精度が低下し、RDLのパターン精度に直接影響する。

対策として広く取り組まれているのが、低CTE・低弾性フィラーの高充填化と、コンプレッション成形での均一加圧制御だ。エレクトロニクス実装学会の査読論文では、液状成型材料（LMC）に微細フィラーを高充填することで反り特性と成形精度の両立を図る開発事例が報告されている^[8]。また、熱硬化型に代えてUV硬化型モールド材を適用することで反りとダイシフトを大幅に低減できるという実証研究も報告されている。

②ダイシフト（Die Shift）

リコンスティチューション工程でチップをキャリア上に配置した後、モールド時の樹脂流動圧力と化学的収縮によってチップが設計位置からずれる現象がダイシフトだ。ダイシフトが数十µmを超えると、後工程のRDL形成時にビアがチップのパッドからはずれ、断線不良に直結する。キャリア基板のCTEと封止材のCTEをいかに整合させるかが設計の核心であり、ガラスキャリアはCTE 3〜12 ppm/℃の幅広いラインナップで対応できる点から多く採用されている。

③RDL信頼性（熱応力・クラック・層間剥離）

FOWLPのRDLは有機基板を持たない「基板レス」構造のため、モールド樹脂とRDL絶縁材料の界面が常に熱応力にさらされる。有限要素解析（FEA）を用いた信頼性シミュレーションによれば、RDL絶縁層の剥離はチップとモールド境界付近に集中し、特にCTE不整合が大きい多層RDL構造で顕著になることが示されている^[9]。車載向け製品では−40℃〜+150℃の熱サイクル試験が標準的に要求されるため、材料選定と絶縁層膜厚の最適化が調達仕様策定の重要事項となる。

FOWLPとFO-PLP――ウエハからパネルへの大判化トレンド

FOWLPの工程コストを下げる次の一手として注目されているのが、FO-PLP（ファンアウトパネルレベルパッケージ）への移行だ。FOWLPが直径300 mmウエハ相当のキャリアを使うのに対し、FO-PLPは液晶パネル製造で実績のある大型矩形パネル（例：515×510 mm、600×600 mmなど）を活用し、1バッチ当たりのチップ取り数を大幅に増やすことで組立コスト低減を狙う^[10]。

ただし大判化に比例して、反りとダイシフト制御の難易度は上がる。パネル周辺と中央部で温度均一性や樹脂充填挙動が異なるため、コンプレッション成形の条件最適化はWLP以上に難しい。FO-PLPは量産コスト面では魅力的だが、現時点では歩留まり改善が課題として残っており、全面量産に踏み切れているのはごく一部のOSATやファウンドリにとどまっている。

FOWLPの主要比較表――パッケージ方式・技術仕様・用途別対比

※ 各数値は公開論文・業界資料をもとにnewji編集部が整理した目安値。実際の仕様はサプライヤー・プロセス条件によって異なる。

最新技術動向① AIチップ・マルチダイFOWLPとヘテロジニアス集積

FOWLP技術の現在地を語る上で最も象徴的なのが、AIチップ＋メモリの多チップ統合パッケージだ。エレクトロニクス実装学会の査読論文では、AIチップ1個と4個のメモリチップを1パッケージに収めた「5-in-1 FOWLP」の開発事例が報告されており、ダイシフト・反り・RDL微細化の課題を同時解決した設計手法が詳述されている^[10]。このような多ダイ統合構造は、チップレット設計思想との親和性が高く、TSMCやSamsungが主導するCoWoS（Chip on Wafer on Substrate）や InFO_oS（on Substrate）といった発展形にも繋がっている。

ヘテロジニアス集積とは、異なるプロセスノードや材料系のチップ（ロジック、メモリ、アナログ、RF、センサーなど）を一つのパッケージに統合する考え方で、FOWLPのRDL技術はその「横方向の接続インフラ」として機能する。従来のSiP（System in Package）がプリント基板ベースだったのに対し、FOWLPベースのSiPはRDLの微細配線によりチップ間の電気特性を格段に改善できる。

経済産業省の半導体産業戦略文書でも、「先端パッケージ技術は、チップ間配線及び配線間接合の微細化が今後の競争力の源泉」と明記されており、材料・装置・製造技術の一貫した技術開発の重要性が強調されている^[11]。この方向性は、FOWLPが「前工程（ウエハ製造）の延長」として位置付けられ始めていることを示すものであり、後工程の設計思想が根本から変わりつつある局面と言える。

最新技術動向② 後工程自動化とSATAS：国家プロジェクトとして動く日本の戦略

FOWLPを含む先端パッケージングの後工程は、現在もかなりの工程が人手に依存している。チップのキャリアへの再配置精度管理、モールド後の反り検査、RDL各層の外観・電気検査など、高精度かつ繰り返し性の要求される作業がずらりと並ぶ。これをスケールアップするための自動化・標準化は、製造コスト競争力の決定打だ。

この文脈で国内でも大きな動きがある。2024年4月、半導体後工程自動化・標準化技術研究組合（SATAS）が設立され、半導体メーカー・製造装置メーカー・搬送装置メーカー・標準化団体など28の企業・団体が参画した。2024年11月にはNEDOの「ポスト5G情報通信システム基盤強化研究開発事業」のポスト5G基金事業に採択され、シャープ亀山工場（三重県）にパイロットラインを置き、2027年度中の稼働開始を目指している^[12]。NEDOはこれに先立ち「先端パッケージングに係る動向調査」の実施体制を決定するなど、FOWLPを含む先端パッケージング全体を政策的な重点課題として位置付けている^[13]。

日本の製造装置・材料メーカーは、封止材・絶縁材・キャリア基板・露光装置・モールド装置の各分野でグローバルシェアを持つ。だからこそ「後工程の自動化・標準化」は、単なるコスト削減にとどまらず、日本のサプライチェーン全体の競争力強化に直結する。調達担当者は、この国家プロジェクトの動向を追いながら、国内装置・材料サプライヤーへの育成投資や長期契約の機会を積極的に探るべきだ。

調達・購買担当者が直面するFOWLP導入の実践課題

サプライヤーの技術成熟度をどう評価するか

FOWLP対応を謳うサプライヤーの技術力を見極める際、当社では以下の3指標をスクリーニングに使っている。①リコンスティチューテッドウエハの歩留まり実績（要求値：95%以上）、②ダイシフト量の工程能力指数（Cpk 1.33以上が目安）、③RDL断線・層間剥離の実測不良率の推移データ。これら実績データの開示を渋るサプライヤーは、量産立ち上げ時にトラブルを抱えている可能性が高い。

特に注意が必要なのは、「FOWLP試作実績あり」と「FOWLP量産品質安定化済み」を同列に評価してしまうケースだ。FOWLPは新しい不良モード（モールドボイド・ダイシフト・RDLクラック）が複数存在するため、量産立ち上げ期には工程能力の”急落”が起きやすい。パイロット検証で最低3ロット以上の継続データを取得してから量産移行の判断をすることを強くすすめる。

コスト構造を読む：何が支配要因か

FOWLPのコスト構造はFCBGAと大きく異なる。有機基板コストがゼロである一方、「KGD（Known Good Die）選別コスト」「リコンスティチューション工程の歩留まりロス」「RDL多層化に伴う露光・めっき工程コスト」が主要コストドライバーになる。高密度FOWLPで多層RDLを採用すると、FC-BGAよりも組立コストが上回るケースも珍しくない。

製造業の調達購買の観点から言えば、「FOWLPは安い」という先入観を持ったまま比較見積もりをすると、後から想定外のコスト要因が浮上するリスクがある。仕様確定段階で「RDL層数・I/O数・信頼性要求」を定量的に固め、複数方式での概算BOM比較をサプライヤーに依頼することが有効だ。

車載・産業用途での信頼性規格対応

車載半導体向けFOWLPは、AEC-Q100グレード相当の信頼性試験（温度サイクル：−40〜+150℃、高温動作試験：150℃/1000時間など）への適合が求められる。前述のCTEミスマッチ問題は、温度変化幅が大きい車載環境で最も深刻に顕在化するため、RDL絶縁材料の選定と積層構成の最適化が不可欠だ^[9]。また、金属加工・樹脂成形ジャンルのサプライヤー評価でも共通することだが、材料の変更管理（チェンジノーティス）プロセスが確立されているかを確認することが、長期調達安定性のカギになる。

FOWLPの展望と調達戦略への示唆

FOWLP市場は中長期で拡大基調にある。各調査機関の予測は幅があるが、AIプロセッサと車載半導体の需要に牽引されて2020年代後半まで高い成長率が続く見込みは共通している。エレクトロニクス実装学会のレビュー論文でも、FO-WLPからFO-PLPへの大判化トレンドが時系列で整理されており、量産コスト低減と高密度化の両立を目指した技術開発が継続的に進んでいることが確認できる^[14]。

今後の技術進化の焦点は3点に絞られる。第一に、RDLの更なる微細化（2 µm以下のL/S実現）。第二に、3D積層・チップレット設計との統合深化で、FO-CoS（Fan-Out Chip on Substrate）のような新しいハイブリッド構造の実用化。第三に、後工程の完全自動化による歩留まり向上とコスト削減だ。

経産省が2026年3月に公表した最新の「半導体・デジタル産業戦略の今後の方向性」でも、先端パッケージング技術を含む国内半導体産業の強化が重点施策として示されており^[15]、国内装置・材料メーカーのサプライヤーとしての役割はむしろ拡大していく方向にある。調達担当者にとっては、この政策的文脈を理解した上で国内サプライヤーとの関係を戦略的に構築することが、中長期の供給安定性とコスト競争力の両立につながる。

FOWLPは「新しいパッケージ」ではなく、半導体産業の後工程が前工程設備・思想を取り込みながら再定義されるプロセスの中核技術だ。バイヤーとして求められるのは、技術トレンドを把握しつつ「どのサプライヤーがどの課題をどこまで解決しているか」を継続的にモニタリングする目利き力と、仕様策定・評価設計・契約条件の三位一体で品質リスクをコントロールする構造化された調達プロセスである。

出典

1. コンプレッション成型装置に適したファンアウトウエハレベルパッケージ向け液状成型材料の開発と実用化（エレクトロニクス実装学会誌 Vol.23 No.6）
2. 5-in-1 Fan-Out Wafer-Level Packaging Technology with One AI Chip and Four Memory Chips for Internet of Things Modules（日本エレクトロニクス実装学会英文誌）
3. 拡大するファン・アウト・ウェハレベル/パネルレベル・パッケージ（エレクトロニクス実装学会誌 Vol.22 No.5）
4. FO-WLPにおけるコンプレッションモールド成形技術（マイクロエレクトロニクスシンポジウム論文集 Vol.27）
5. FOWLP/FOPLPに内蔵する部品装着技術（マイクロエレクトロニクスシンポジウム論文集 Vol.27）
6. Reliability Simulation with the Finite Element Analysis (FEA) of Redistribution Layer in Fan-out Wafer Level Packaging（日本フォトポリマー学会誌）
7. 大判化するWLP/PLPへのパッケージングソリューション（エレクトロニクス実装学会誌 Vol.22 No.5）
8. 半導体産業の現状と後工程・先端パッケージ動向調査報告書（2022年度）（経済産業省）
9. ポスト5G情報通信システム基盤強化研究開発事業／先端パッケージングに係る動向調査 実施体制の決定について（NEDO）
10. ポスト5G情報通信システム基盤強化研究開発事業／先端半導体製造技術の開発（先端パッケージング等後工程高度化）公募（NEDO）
11. 半導体・デジタル産業戦略の今後の方向性について（令和8年3月）（経済産業省）

※ 出典リンクは2026年06月21日時点でリンク到達性を確認しています。

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