FPGAで実現したTDCの例と分解能向上時間領域アナログ回路への応用

TDC（Time-to-Digital Converter）の役割と調達現場での位置づけ

TDC（Time-to-Digital Converter、時間デジタル変換器）は、2つの信号イベント間の時間差をデジタル値として出力する回路である。電圧振幅を量子化するADCとは軸が異なり、「時間軸上の差分」を直接デジタル化する点が本質的な違いだ。

調達・購買の現場でTDCが話題になる場面は増えている。LiDAR搭載の搬送AGV、ミリ波レーダーを使った金属部品の寸法検査装置、TOF（Time-of-Flight）原理を利用した液面計など、「距離＝時間差×光速（または音速）÷2」という換算で計測値を得るシステムには例外なくTDCが核心部品として入っている。バイヤーがこれらのシステムを調達する場合、スペックシートに記載された「分解能」「ダイナミックレンジ」「DNL/INL」が何を意味するかを理解せずに発注すると、現場での検収でトラブルになる。

ナノ秒からピコ秒精度の時間計測は、従来は主に放射線計測等の科学分野においてのみ行われてきたが、近年は車間等の距離計測からイオン飛行時間による表面分析、さらにはアナログ回路方式の代替として多方面で応用が広がっている。
調達担当者がこの流れを把握しておくことは、設備投資の判断速度に直結する。

FPGAでTDCを実装するアーキテクチャの全体像

FPGAベースのTDCは、専用ASICと比べてNRE（非反復エンジニアリングコスト）が不要で、仕様変更にファームウェア更新で対応できる柔軟性を持つ。一方で、FPGA内部の配線遅延はデバイスロット・温度・電源電圧で変動するため、キャリブレーション設計が必須になる。アーキテクチャは大きく以下の4系統に分類される。

1. フラッシュ型（Delay-Line TDC）

FPGAのCarryチェーンやLUTで構成した遅延チェーンにSTART信号を伝播させ、STOP信号が到来した瞬間のサーモメータコードを読み出す最も基本的な方式。実装が単純な代わりに分解能はキャリーチェーン1段の遅延（典型的に50〜100ps台）が下限となる。FPGAのファブリックロジックを使い切りやすいため、多チャネル展開時の面積効率に注意が必要だ。

2. Vernier型（バーニア型）

ノギス（バーニアキャリパー）の原理を回路で実現した方式。遅延時間がわずかに異なる2本のディレイラインにSTARTとSTOPを走らせ、両エッジが「追いつく」タイミングを検出する。
バーニア型TDCはノギスの原理を利用し、遅延時間が少しずつ異なる二種類のバッファからなる二つの遅延線を使い、二種類のバッファの遅延時間の差（τ1−τ2）という高い時間分解能を得ることができる。
ただし同じ段数のフラッシュ型TDCと比べてバッファ数が約2倍必要になり、回路規模・消費電力が増加する点がトレードオフだ。

3. 補間型（Interpolation TDC）

粗い時間（コースカウンタ）と、クロックの小数位相を内挿する細かい時間（ファインインターポレータ）を2段階で組み合わせる方式。FPGAのPLL/DCM出力を利用してマルチフェーズクロックを生成し、クロックの位相ステップを「物差し」として使う。コースとファインの接続に起因するDNL（微分非線形性）ピークが発生しやすいため、2段階間のアラインメント設計が精度を左右する。

4. Stochastic型（確率論的TDC）

確率過程と統計理論に基づくStochastic TDCアーキテクチャは、モノトニック特性を保証するエンコーダ回路、直線性改善のための自己校正回路、高分解能化のための確率的アーキテクチャ、信頼性要件のための自己テストという4つの特徴を持ち、先端微細CMOSプロセスのデジタル設計手法で実装できる。
CMOSトランジスタの製造ばらつき（σ）そのものを利用するため、微細プロセスへのスケーラビリティが高い反面、RTL設計・検証のコストが上がる。^[1]

主要TDCアーキテクチャの性能比較

※分解能の数値は代表的な報告値。実際の性能はプロセスノードとキャリブレーション品質に依存する。

分解能を実際に引き上げるための設計手法

「FPGAでどこまで分解能を出せるか」という問いに対し、製造業の調達担当者がサプライヤーと折衝する場面で使える判断軸を整理する。

Carryチェーン活用とセル配置固定

FPGAのCarryチェーンは、演算器向けに設計された高速パスで、通常のLUTルーティングより伝播遅延が小さく均一だ。これをディレイラインとして転用することで、通常のLUT接続では得られない細かい時間刻みを実現できる。ただし、Xilinx系・Intel（Altera）系・Lattice系でCarryチェーンの遅延仕様が異なるため、「Carryチェーン1段=何ps」という数値はFPGAファミリによって変わる。サプライヤーがデバイス依存の数値を根拠なく「一般論」として提示している場合は、評価基板での実測値の提出を要求すべきだ。

Vernier充電法による逐次比較型TDC

J-STAGEに掲載された研究では、バーニア充電法を用いた逐次比較型TDCが提案されており、基準クロック周期に依存しない時間分解能を特徴とし、電圧比・電流比・容量比を組み合わせてパルス伸長係数を拡大することで高い時間分解能を達成している。
^[2] この手法は「アナログ的なストレッチ」でデジタル計測の精度を引き上げる点で、時間領域アナログ回路設計との境界を行き来する技術的に興味深いアプローチだ。

キャリブレーション：設計の核心

どのアーキテクチャを選んでも、温度ドリフト・電源変動・デバイス個体差に起因する分解能劣化を抑えるキャリブレーション機構が分解能の実効値を決める。ヒストグラム法（一様分布の時間差を多数収集してDNLを補正）、デイジーチェーン折り返し法、ADPLLのDCO周期を基準とする自己校正など、複数の手法が実用化されている。当社では100社以上のFPGA-TDCサプライヤーの技術資料をレビューしてきたが、「セルフキャリブレーションなし」の製品をそのまま製造ラインに投入した結果、夏季と冬季で計測値が10%以上ずれるトラブルになった事例を複数確認している。調達仕様に「動作温度範囲全域での実測キャリブレーション結果の開示」を明記することを強く推奨する。

時間領域アナログ回路への応用：ADPLL・センサ・イメージセンサ

TDCが「計測器の部品」から「SoC設計の標準コンポーネント」に格上げされた背景には、CMOSプロセス微細化による電源電圧の低下がある。電源電圧が1V以下になると、電圧振幅でアナログ量を表現する従来方式のSN比が急激に劣化する。これに対し、時間軸上で量を表現するTDCはデジタル回路と同じスケーリング則で高性能化する。製造業のバイヤーが半導体・センサ部品を調達する際に押さえておきたい主要な応用領域を以下に整理する。

全デジタルPLL（ADPLL）への統合

従来の電荷ポンプ式PLLを全デジタル化したADPLLでは、TDCが位相誤差の検出器として機能する。
電気学会論文誌に掲載された研究では、時間窓動作TDCを内蔵した2.1〜2.8GHz動作の低雑音デジタルPLLが報告されており、全デジタルPLL（ADPLL）・デジタル制御発振器（DCO）・ΣΔ変調器・同期カウンタを組み合わせた構成が詳述されている。
^[3] ADPLLはチップ面積の縮小と低電圧動作の両立が強みで、スマートセンサや車載通信モジュールのRFフロントエンドに広く採用が進んでいる。

さらに、
電気学会誌掲載の解説記事では、TDCやDCOで構成されるPLLと、ポーラ変調方式パワーアンプにより全体がデジタル化されたRF/アナログ回路の構成が示されており、ΣΔ変調器を用いてDCO・PAのデジタル制御信号を時間的に変調することで信号の制御分解能を向上している。
^[4]

フルデジタル温度センサ

電気学会論文誌に掲載された研究では、TDCベースの外部発振器レスのフルデジタル温度センサが発表されており、車載センサへの応用を念頭に高温動作が特徴として挙げられている。

このセンサはCMOSインバータの異なる温度特性を利用して外部発振器を内蔵化し、ダイオードの温度特性を活用して温度誤差を改善しており、180nmCMOSプロセスで−40℃〜200℃という広い温度範囲での動作を実現し、誤差は−2.56〜+2.84℃を達成している。
^[5]

金属加工・樹脂成形・化学・電気電子・組立完成品の5ジャンル横断で調達現場を見ると、工場内の温度センサには「外部発振器が不要＝部品点数削減」「フルデジタル構成＝EMI耐性の向上」という特徴が現場維持管理コストの低減に直結することが多い。TDCベースの温度センサは、従来のアナログ出力型センサをデジタル完結で代替できる候補として調達選定リストに入れる価値がある。

CMOSイメージセンサ向け多段ADC

撮像素子の各画素列にTDCを内蔵し、光電変換信号をアナログ⇒時間⇒デジタルの2段階で変換するColumn-Parallel ADC構成は、フレームレートと解像度を同時に高める手法として実用化が進んでいる。TDCを内蔵した多段ADCの設計では、フリップフロップがメタステーブル状態に入るリスク（メタステーブル特性）が直線性劣化の原因になるため、アービタ設計のロバスト性が製品品質を決める。^[6]

FPGA-TDCの実装事例：物理複製困難関数（PUF）への展開

2025年にJ-STAGEで公開された最新の論文は、TDCをセキュリティ応用に転用するという注目すべき方向性を示している。
この研究では、TDCセンサを用いて遅延時間差を計測するfTDC-PUFが提案されており、FPGAへの実装が容易で、従来手法と比べてより細かい遅延時間計測が可能とされている。
^[7]

PUF（Physically Unclonable Function）は、半導体製造ばらつきを「指紋」として利用するハードウェアセキュリティ技術だ。
PUFは、デバイス固有のレスポンスを生成するセキュリティプリミティブで、再現が難しい固有のデバイスばらつきを利用するよう設計されている。
TDCをPUFのセンシング要素として使うことで、遅延差を高精度にデジタル化し、チップ間ハミング距離（均一性・信頼性の指標）を改善できる。製造業でのIoT機器や産業用コントローラの認証基盤として、今後TDC-PUF技術が調達仕様に登場する場面が増えると予測される。

調達・購買担当者が確認すべき技術仕様と評価基準

FPGAベースTDCを搭載した装置・モジュールを発注する際、バイヤーが見るべきスペックと確認ポイントを体系化する。

スペックシートで必須確認する5項目

1. シングルショット分解能（Single-Shot Precision）：1回の計測での最小識別可能時間差。複数回平均後の分解能と明確に区別して確認する。
2. DNL（微分非線形性）・INL（積分非線形性）：コードごとの「幅のムラ」と「全体的なうねり」を表す。±0.5 LSB以下が一般的な合格水準だが、計測対象の要求精度に合わせて設定する。
3. 動作温度範囲と温度係数：産業用途では−40〜+85℃（車載用は−40〜+125℃）での性能保証が必要。温度係数（ps/℃）を開示しているかどうかを確認する。
4. キャリブレーション方式と自動化の有無：出荷前の初期校正のみか、動作中にリアルタイム補正が走るか。後者でなければ温度・経年変化への対応が不完全になりやすい。
5. ジッター特性（RMS・p-p）：クロック源からTDCに伝わるジッターが分解能の実効的な下限を決める。サプライヤーが使用クロック発振器のスペックを明示しているかを確認する。

バイヤーが契約前に取るべき3つのアクション

1. 評価サンプルの実測：室温・高温・低温の3点温度で実測DNLを取得し、サプライヤー申告値と照合する。
2. FPGAファームウェアのバージョン管理体制の確認：FPGA-TDCはファームアップで分解能・機能が変わるため、バージョン管理と変更通知義務をNDA・基本契約に盛り込む。
3. 長期供給と代替デバイス計画の開示要求：FPGA自体の製造終了（EOL）に備え、代替デバイスへの移植計画（ポーティングロードマップ）を事前に開示させることで、将来の生産停止リスクを低減する。

時間領域アナログ回路と製造業DXの交差点

TDCは「精度の高い時計」という役割を超え、製造業のデジタルトランスフォーメーション（DX）を支えるセンシング基盤として位置づけが変わりつつある。具体的には以下の3つの軸で製造業への浸透が加速している。

① 設備の状態監視（Condition Monitoring）

工作機械のスピンドル回転やコンベアのタイミングパルスをTDCで高精度に計測することで、摩耗による速度変動・ガタつきを正常範囲から定量的に検出できる。従来は「ベテランの耳」で聞き分けていた設備異常を、数値化された時間差データとして記録に残せる。これがPdM（予知保全）システムの入力データとなる。

② 生産ラインのトレーサビリティ強化

複数センサのタイムスタンプをTDCで同期させることで、ライン上の各工程通過時刻を共通の時間基準で管理できる。工程間の時刻ずれが数百マイクロ秒以内に収まれば、製品ロットと工程パラメータの紐づけ精度が向上し、品質不良の原因遡及（トレーサビリティ）が格段にしやすくなる。

③ 車載・産業用LiDARの内製化サポート

自動搬送ロボット（AMR）や自動倉庫システムのLiDARユニットにFPGA-TDCを内製で組み込む取り組みが、Tier1自動車部品メーカーや精密機器メーカーで始まっている。専用IC依存から脱却することで、サプライチェーンリスクの分散と仕様の内製制御を同時に達成しようとする動きだ。
商用TDC ICでは、シングルショット分解能20ps（標準値）、高分解能モード時10ps（標準値）、最大サンプリング速度70Mサンプル/秒という性能が報告されており、自動車向けLiDARや高精度距離測定用途に向けられている。
内製FPGAで同等以上の性能を目指す場合、このような商用ICの性能値が設計目標の参照点になる。

サプライヤー選定における評価軸：技術力と持続可能性の両面から

FPGA-TDCモジュールのサプライヤーを選定する際、調達担当者が技術仕様だけで判断すると、後工程でコスト超過や生産停止リスクを抱えることになる。以下の判断軸を組み合わせた評価が現実的だ。

• 技術ドキュメントの充実度：アーキテクチャ説明書・キャリブレーション手順書・評価報告書が揃っているか。口頭だけで「性能が出る」と言うサプライヤーには追加の実証要求を。
• FPGA種類の中立性：特定FPGAベンダーに依存した設計か、複数ベンダー対応（Xilinx/AMD・Intel/Altera・Lattice等）が可能か。特定依存のままでは、FPGAのEOL時に再設計コストが発生する。
• 改版管理と変更通知の履歴：過去に設計変更があった際の通知タイムラインを確認する。無通知変更の実績があるサプライヤーは、製造業の品質管理体制との相性が悪い。
• アフターサポートと校正サービスの有無：現場でのキャリブレーション作業を誰が担当するか。サプライヤー側に現地対応できる技術者がいるかどうかは長期調達の安心感に直結する。

金属加工・樹脂成形・化学・電気電子・組立完成品の5ジャンル横断でサプライヤーを評価してきた経験から言うと、TDCモジュールは「初期性能」よりも「継続的な精度保証体制」でサプライヤーを選ぶべき部品カテゴリだ。計測器のように定期校正を前提とした調達契約設計が、結果的に総所有コスト（TCO）を下げる。

まとめ：FPGAとTDCを調達視点で正しく扱うために

FPGAベースのTDCは、ASIC専有だった高精度時間計測を製造業の現場レベルで使えるコスト感に引き下げた。Vernier型・Stochastic型・逐次比較型など学術的に実証されたアーキテクチャが複数存在し、用途・分解能・回路規模のトレードオフに応じた選択肢がある。^[8]

しかし技術の進化とは裏腹に、調達現場での「スペック評価の解像度不足」が依然として最大のリスクだ。シングルショット分解能・DNL/INL実測値・温度特性・キャリブレーション自動化の有無という4つの確認軸を調達標準に組み込むことで、後工程での不良・手戻りを大幅に削減できる。

ADPLLへの統合、フルデジタル温度センサ、CMOSイメージセンサ向けADC、ハードウェアセキュリティ向けPUFまで、TDCが応用される領域は急速に広がっている。製造業の調達・購買担当者がこの技術トレンドを先取りし、サプライヤーとの技術対話の解像度を上げることが、調達競争力の源泉になる。

出典

1. Stochastic TDC Architecture with Self-Calibration and its RTL Verification（電気学会論文誌・J-STAGE）
2. Successive approximation time-to-digital converter based on vernier charging method（J-STAGE・Electronics Express）
3. 時間窓動作TDCを内蔵した2.1-2.8GHz低雑音デジタルPLL（J-STAGE・映像情報メディア学会）
4. 微細化ディジタルCMOS技術によって変わるRF/アナログ回路（電気学会誌・J-STAGE）
5. TDCを用いた外部発振器レスのフルデジタル温度センサ（電気学会論文誌・J-STAGE）
6. TDCを用いたイメージセンサ用多段ADCのメタステーブル特性（J-STAGE・映像情報メディア学会）
7. FPGA Implementation of a Multi-Threshold Delay-Based Physically Unclonable Function with a Time-to-Digital Converter（J-STAGE・2025年）
8. Vernier TDCとInterpolation TDCの性能比較（J-STAGE・電気学会）
9. FPGAを用いた高時間分解能TDCの開発（J-STAGE・日本物理学会）
10. 微細化可能な時間分解能型オールディジタルAD変換器TAD（J-STAGE・映像情報メディア学会）

※ 出典リンクは2026年6月20日時点でリンク到達性を確認しています。

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